μ PD44646092A-A, 44646182A-A, 44646362A-A, 44646093A-A, 44646183A-A, 44646363A-A
Output Pin States of CQ, CQ#, QVLD and DQ
Instructions
Control-Register Status
Output Pin Status
CQ, CQ#, QVLD
DQ
EXTEST
IDCODE
SAMPLE-Z
SAMPLE
BYPASS
0
1
0
1
0
1
0
1
0
1
Update
Update
SRAM
SRAM
High-Z
High-Z
SRAM
SRAM
SRAM
SRAM
High-Z
Update
SRAM
SRAM
High-Z
High-Z
SRAM
SRAM
SRAM
SRAM
Remark
The output pin statuses during each instruction vary according
to the Control-Register status (value of Boundary Scan
Register, bit no. 109).
There are three statuses:
Boundary Scan
Register
CAPTURE
Register
Update : Contents of the “Update Register” are output to the
output pin (DDR Pad).
SRAM : Contents of the SRAM internal output “SRAM
Output” are output to the output pin (DDR Pad).
High-Z : The output pin (DDR Pad) becomes high
impedance by controlling of the “High-Z JTAG ctrl”.
The Control-Register status is set during Update-DR at the
EXTEST or SAMPLE instruction.
Update
Register
Update
DDR
Pad
High-Z
SRAM
Output
Driver
SRAM
Output
SRAM
In case checking the QVLD output status in EXTEST mode,
please make sure stay DLL# pin HIGH.
Data Sheet M19960EJ2V0DS
High-Z
JTAG ctrl
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